# Lam Research presenta una arquitectura CFET autoalineada para extender el escalamiento del silicio más allá de 10 angstroms Source: TechNewsList (https://technewslist.com) Canonical URL: https://technewslist.com/es/article/lam-research-self-aligned-cfet-sub-10-angstrom-scaling-2026-10-02-night-es Section: Hardware (https://technewslist.com/es/hardware) Author: TechNewsList Language: es Published: 2026-10-02T17:35:36.978+00:00 Updated: 2026-10-02T17:35:37.16531+00:00 > Lam Research, líder en equipos de semiconductores, ha publicado la validación del gemelo digital de una arquitectura FET complementaria autoalineada que reduce las celdas de bits SRAM en más del cincuenta por ciento para nodos de menos de 10 angstrom. ## TL;DR - Lam Research presentó un diseño de transistor FET complementario autoalineado (SA-CFET) el 1 de octubre de 2026. - La arquitectura extiende el escalado lógico de semiconductores más allá del límite crítico de 10 angstrom (menos de un nanómetro). - La simulación de gemelos digitales demostró una celda SRAM 6T de 0,0094 micrómetros cuadrados, un 52,7 por ciento más pequeña que los nodos N3. - El diseño apila verticalmente nanohojas NMOS sobre PMOS utilizando topes de grabado selectivos de materiales para eliminar errores de superposición. ## Key points - SA-CFET resuelve los márgenes de colocación de bordes físicos mediante la creación de vías de contacto autoalineadas en el medio de la línea. - La arquitectura mantiene al menos un margen de superposición de 10 nanómetros en las capas críticas de interconexión de transistores. - La plataforma Semiverse Solutions de Lam Research modeló el grabado microscópico, la deposición y los balances térmicos. - El apilamiento de transistores 3D permite a las fábricas comerciales mantener el escalado de densidad de la Ley de Moore sin límites ópticos EUV imposibles. - Se proyecta la implementación comercial de hojas de ruta de fundición de vanguardia dirigidas a una producción de vanguardia en 2028. ## Qué pasó El 1 de octubre de 2026, el fabricante de equipos de fabricación de semiconductores Lam Research lanzó un modelado integral de procesos de gemelos digitales para una innovadora arquitectura de transistores de efecto de campo complementarios autoalineados. La investigación, publicada a través de la unidad de modelado computacional Semiverse Solutions de la compañía, demuestra una vía de fabricación viable para extender el escalado físico del CMOS más allá del umbral de diez angstrom, correspondiente a generaciones de transistores de menos de un nanómetro. La arquitectura CFET autoalineada reestructura los transistores lógicos fundamentales apilando canales semiconductores de óxido metálico de tipo n y tipo p directamente uno encima del otro en una única torre monolítica tridimensional. En lugar de colocar transistores complementarios uno al lado del otro a lo largo del plano horizontal de la oblea, el diseño pliega el par complementario en una columna vertical. Utilizando simulaciones físicas a nivel atómico verificadas con telemetría experimental, Lam Research demostró que el flujo SA-CFET produce una celda de bits de memoria de acceso aleatorio estática de seis transistores que mide solo 0,0094 micrómetros cuadrados. Esto representa una reducción de área del 52,7 por ciento en comparación con los nodos comerciales de tres nanómetros, al tiempo que se mantienen márgenes críticos de alineación de superposición en todos los pasos de fabricación. ## Por qué importa Durante décadas, la industria de la microelectrónica ha mantenido mejoras exponenciales en la densidad imprimiendo características geométricas más pequeñas en obleas de silicio planas. Sin embargo, a medida que las longitudes de las puertas de los transistores se acercan a escalas atómicas, las arquitecturas convencionales de nanohojas de puertas enfrentan severas barreras físicas. Los túneles cuánticos, las fugas parásitas entre la fuente y el drenaje y la resistencia de las interconexiones crean fuertes penalizaciones de energía que amenazan con detener el escalamiento de densidad tradicional. Además, el diseño tradicional de transistores horizontales requiere una enorme área de matriz simplemente para separar los dispositivos NMOS y PMOS con zanjas de aislamiento dieléctrico. En geometrías inferiores a dos nanómetros, los márgenes de superposición litográfica necesarios para alinear los contactos horizontales exceden las tolerancias ópticas de los sistemas de litografía ultravioleta extrema. ![Estructura de oblea de heterounión semiconductora de película delgada avanzada utilizada en la investigación de canales de transistores microscópicos](https://rkhynbcsbnkkcwgexzwg.supabase.co/storage/v1/object/public/media/api/1790961449811-krfp46-lam-research-self-aligned-cfet-sub-10-angstrom-scaling-2026-10-02-night-inside-1-3803392870.webp) La arquitectura autoalineada de Lam Research elimina la necesidad de una precisión de superposición imposible. Al utilizar el grabado químico selectivo del material para definir automáticamente los contactos verticales en el medio de la línea, el proceso permite a las fundiciones continuar reduciendo las celdas lógicas estándar sin sufrir colapsos desastrosos del rendimiento causados ​​por la desalineación litográfica. ## Detalles técnicos La secuencia de fabricación desarrollada por Lam Research utiliza la deposición de capas atómicas y el grabado seco selectivo de alta relación de aspecto para construir las nanohojas monolíticas apiladas. El proceso alterna capas de silicio epitaxial y silicio-germanio en una oblea de cristal único, tallando posteriormente distintas regiones de canales superior e inferior dentro de una única exposición litográfica. El principal avance de ingeniería reside en el módulo de contactos autoalineados. En diseños horizontales estándar, desalinear un contacto mediante un solo nanómetro puede provocar un cortocircuito en el electrodo de puerta. La arquitectura de Lam introduce materiales espaciadores de sacrificio y topes de grabado químico que guían la deposición dieléctrica, creando un margen de alineación de al menos diez nanómetros en todas las capas de contacto intermedias. ![Oblea de circuito integrado microelectrónico modelado que muestra campos de exposición fotolitográfica a través de matrices semiconductoras](https://rkhynbcsbnkkcwgexzwg.supabase.co/storage/v1/object/public/media/api/1790961490904-ebx6c5-lam-research-self-aligned-cfet-sub-10-angstrom-scaling-2026-10-02-night-inside-2-5e63317f8f.webp) Para validar la integridad térmica y mecánica, la plataforma Semiverse Solutions modeló la distribución de tensiones y la disipación térmica durante los ciclos de recocido a alta temperatura. Las simulaciones confirmaron que el enrutamiento vertical de metal y las redes de suministro de energía traseras disipan eficazmente el flujo térmico, evitando la concentración destructiva de puntos calientes en los niveles inferiores de transistores. ## Impacto en el mercado / la industria La validación de una fabricación CFET viable por debajo de diez angstrom tiene implicaciones importantes para las principales fundiciones de semiconductores a nivel mundial, incluidas TSMC, Intel Foundry y Samsung Electronics. Cada uno de estos fabricantes ha delineado hojas de ruta del CFET cuya introducción comercial está prevista para finales de la década, pero la viabilidad de la fabricación sigue siendo una cuestión abierta. La demostración de Lam Research proporciona a los fabricantes de chips comerciales una hoja de ruta de equipos viable. En lugar de requerir inversiones multimillonarias en herramientas de litografía óptica no probadas, las fundiciones pueden lograr una densidad de células subangstrom implementando herramientas avanzadas de deposición selectiva y grabado en seco de precisión atómica dentro de las salas blancas existentes. Además, la drástica reducción del área de celdas de bits SRAM soluciona uno de los cuellos de botella más críticos en el diseño contemporáneo de aceleradores de inteligencia artificial. La memoria caché integrada representa una proporción cada vez mayor del espacio total del chip en las unidades de procesamiento de gráficos modernas; Reducir las celdas SRAM en más del cincuenta por ciento permite a los arquitectos incluir el doble de memoria caché ultrarrápida en procesadores de vanguardia. ## Qué observar ahora La industria de la microelectrónica examinará los datos de los chips de prueba experimentales de las líneas de fabricación de pilotos físicos durante el próximo año. Si bien las simulaciones de gemelos digitales capturan con precisión la física a escala atómica, será esencial demostrar que las obleas físicas logran densidades de defectos aceptables antes de que pueda comenzar la fabricación comercial en gran volumen. La atención de la industria también se centrará en las próximas presentaciones en la Reunión Internacional de Dispositivos Electrónicos a finales de 2026. Se espera que los ingenieros de procesos de las principales fundiciones debatan las ventajas y desventajas de la integración entre las arquitecturas CFET monolíticas y los enfoques de unión secuencial de oblea a oblea. Finalmente, los analistas de la cadena de suministro realizarán un seguimiento de las previsiones de gastos de capital en todo el sector de equipos fabulosos. A medida que las fundiciones preparan líneas piloto para el nodo por debajo de los diez angstrom, se prevé que las órdenes de adquisición para la deposición de capas atómicas especializadas y herramientas de grabado selectivo se expandan significativamente, acelerando el crecimiento de los ingresos para los proveedores de equipos avanzados. ## Fuentes * [Blog técnico de Lam Research](https://www.lamresearch.com/blog/extending-cmos-scaling-sub-10-angstrom-self-aligned-cfet/): documento sobre equipos semiconductores que define la secuencia del módulo SA-CFET, el modelado de procesos virtuales y las tolerancias de superposición. * [Ingeniería de semiconductores](https://semiengineering.com/lam-research-demonstrates-self-aligned-cfet-scaling-beyond-10-angstroms/): inmersión técnica profunda que examina parásitos, resistencia de contacto y apilamiento de puertas de nanohojas 3D en fábricas avanzadas. * [EE Times](https://www.eetimes.com/lam-research-models-sub-1nm-cfet-breakthrough-for-next-gen-nodes/) - Informe de la industria sobre cronogramas de adopción de fundiciones comerciales, mejoras en la densidad de celdas estándar y límites de litografía. Mentions: Investigación Lam, Soluciones de semiverso, IEEE, TSMC ## Sources - [Blog técnico de investigación de Lam](https://www.lamresearch.com/blog/extending-cmos-scaling-sub-10-angstrom-self-aligned-cfet/) - [Ingeniería de semiconductores](https://semiengineering.com/lam-research-demonstrates-self-aligned-cfet-scaling-beyond-10-angstroms/) - [EE veces](https://www.eetimes.com/lam-research-models-sub-1nm-cfet-breakthrough-for-next-gen-nodes/)