# TSMC startet Pilotproduktion eines 1,6-nm-A16-Knotens mit Super Power Rail Backside Delivery

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Author: TechNewsList
Language: de
Published: 2026-09-21T17:35:44.522+00:00
Updated: 2026-09-21T17:35:44.686375+00:00

> Taiwan Semiconductor Manufacturing Co. beginnt mit der risikoreichen Pilotproduktion seines 1,6-Nanometer-A16-Prozessknotens und stellt seine Backside-Power-Delivery-Architektur Super Power Rail vor, um die Rechenleistung und Siliziumdichte für Hochleistungs-KI-Beschleuniger zu steigern.

## TL;DR
- TSMC hat offiziell mit der Pilotproduktion seines 1,6-Nanometer-A16-Knotens in Fab 18 in Tainan, Taiwan, begonnen.
- A16 stellt Super Power Rail (SPR) vor, ein rückseitiges Stromversorgungsnetzwerk, das Stromversorgungsleitungen von Logiksignalschienen entkoppelt.
- Der Prozess ermöglicht im Vergleich zu N2P eine Steigerung der Taktrate um 8 bis 10 Prozent bei identischer Spannung oder eine Leistungsreduzierung um 15 bis 20 Prozent bei angepassten Frequenzen.
- Die frühe Produktionskapazität wurde für KI-Beschleuniger der nächsten Generation in Rechenzentren und Flaggschiff-Mobilsilizium-Tapeouts, die für Ende 2027 geplant sind, priorisiert.

## Key points
- TSMC-CEO C.C. Wei bestätigte den Beginn der 1,6-nm-A16-Pilotwaferverarbeitung während einer Investorenkonferenz in Hsinchu am 21. September 2026.
- Super Power Rail leitet Stromverteilungsnetzwerke über rückseitige Kontaktdurchkontaktierungen auf die Rückseite des Siliziumwafers.
- Durch den Wegfall der Stromschienen auf der Vorderseite werden kritische Routingschichten für die Metallisierung frei, was die Logikzellendichte um das bis zu 1,10-fache steigert.
- A16 behebt effektiv schwerwiegende IR-Drop-Probleme und stabilisiert die Spannungsversorgung für riesige KI-Tensor-Core-Rechencluster.
- Die kommerzielle Massenproduktion bleibt für die zweite Hälfte des Jahres 2027 auf Kurs, wobei Apple und Nvidia als Hauptkunden fungieren.
- Der Knoten nutzt High-NA-EUV-Lithographieverbesserungen, um eine Gleichmäßigkeit der kritischen Abmessungen im Subnanometerbereich über 300-mm-Wafer hinweg zu erreichen.

## Was passiert ist

Am 21. September 2026 gab Taiwan Semiconductor Manufacturing Co. (TSMC) den offiziellen Beginn der Risikopilotproduktion auf seinem 1,6-Nanometer-Prozessknoten mit der Bezeichnung A16 bekannt. Bei einem Executive Technology Briefing in Hsinchu sprach der Vorsitzende und Chief Executive Officer von TSMC, C.C. Wei bestätigte, dass frühe Chargen von technischen Wafern in Fab 18 in Tainan in die Produktion gegangen sind. Der Meilenstein positioniert TSMC fest in der Sub-2-nm-„Angström-Ära“ der Halbleiterfertigung und führt ein, was Ingenieure als die tiefgreifendste strukturelle Überarbeitung der Siliziumchip-Topologie seit über zwei Jahrzehnten betrachten: die rückseitige Stromversorgung über Super Power Rail (SPR).

Seit Generationen folgen integrierte Schaltkreise einer traditionellen planaren Routing-Architektur, bei der sowohl elektrische Stromleitungen als auch Signalverbindungen auf der Vorderseite des Siliziumsubstrats direkt über der aktiven Transistorschicht hergestellt werden. Als die Transistorgeometrien unter 3 Nanometer schrumpften, verursachte diese gemeinsame Anordnung eine extreme Verdrahtung, einen erhöhten Widerstand und einen starken Spannungsabfall, der als IR-Abfall bekannt ist. Mit A16 teilt TSMC diese Netzwerke physisch auf und verlagert das gesamte Stromverteilungsnetz auf die Rückseite des Wafers.

Gemäß den von TSMC veröffentlichten technischen Spezifikationen erreicht der A16-Knoten bei identischen Betriebsspannungen eine Verbesserung der Taktfrequenz um 8 bis 10 Prozent im Vergleich zum kommenden N2P-Prozess oder alternativ eine Leistungsreduzierung um 15 bis 20 Prozent bei identischen Taktfrequenzen. Darüber hinaus führt die Eliminierung sperriger Stromleitungen aus dem Vorderseiten-Metallisierungsstapel zu einer Verbesserung der Logikzellendichte um das 1,10-fache, sodass Chipdesigner deutlich mehr Rechenlogik auf gleichwertigen Die-Footprints unterbringen können.

![Entdeckeltes integriertes Schaltkreispaket, das komplizierte interne Chip-Drahtverbindungen und mehrschichtige Silizium-Verbindungsstrukturen freilegt.](https://rkhynbcsbnkkcwgexzwg.supabase.co/storage/v1/object/public/media/api/1790010626568-slp09j-tsmc-starts-a16-pilot-production-backside-power-delivery-2026-09-21-night-inside-1-366f9886fb.webp)
*Entdeckeltes integriertes Schaltkreispaket, das mikroskopisch kleine Die-Drahtverbindungen und mehrschichtige Verbindungsarchitekturen sichtbar macht.*

## Warum es wichtig ist

Die Kommerzialisierung der Backside-Power-Delivery stellt einen wesentlichen Durchbruch für die Branchen Hochleistungsrechnen (HPC) und künstliche Intelligenz dar. Moderne KI-Trainingsbeschleuniger, die mehr als 1.000 Watt pro Packung verbrauchen, stoßen zunehmend an thermische und elektrische Grenzen. Wenn intensive Matrixmultiplikations-Workloads Millionen von Tensorkernen gleichzeitig einschalten, verursachen Widerstandsverluste in herkömmlichen Frontside-Stromnetzen örtliche Spannungsabfälle, was Chiphersteller dazu zwingt, die Betriebsfrequenzen zu drosseln, um Rechenfehler zu vermeiden.

Durch die direkte Stromleitung zu den Source- und Drain-Anschlüssen von Nanosheet-Gate-Allround-Transistoren (GAA) durch die Rückseite des Wafers reduziert die Super Power Rail von TSMC den Stromnetzwiderstand um mehr als 30 Prozent. Diese Spannungsstabilität ermöglicht es KI-Prozessoren, unter unermüdlicher Unternehmensauslastung Spitzen-Boost-Takte beizubehalten, ohne dass eine gefährliche Spannungsüberversorgung erforderlich ist.

Darüber hinaus verschafft der architektonische Wandel TSMC einen hervorragenden Wettbewerbsschutz gegenüber den konkurrierenden Foundry-Giganten Intel und Samsung. Intel hat sich mit seiner PowerVia-Technologie bei Intel 20A und 18A für die Stromversorgung auf der Rückseite eingesetzt, aber TSMCs A16 Super Power Rail implementiert Rückseitenkontakte, die ohne dazwischenliegende Via-Schichten direkt mit den Source-/Drain-Regionen des Transistors verbunden sind, was überlegene Widerstandseigenschaften und größere Routing-Freiheit bietet.

## Technische Details

Die Fertigungssequenz für den A16-Knoten von TSMC erfordert außergewöhnliche mechanische Präzision und fortschrittliche Wafer-Bonding-Technologie. Der Prozess beginnt mit der Bildung von Standard-Gate-rundum-Nanoblatttransistoren auf einem 300-mm-Siliziumwafer, gefolgt von der Abscheidung vorderseitiger Kupfermetallisierungsschichten, die ausschließlich der Signalführung und Hochgeschwindigkeits-Taktbäumen dienen.

![Schaltkreise auf Silizium-Mikrochip-Chips veranschaulichen ultradichte Transistor-Routing- und Metallisierungsschichten, die für eine erweiterte Knotenskalierung von entscheidender Bedeutung sind.](https://rkhynbcsbnkkcwgexzwg.supabase.co/storage/v1/object/public/media/api/1790010629286-orxo3f-tsmc-starts-a16-pilot-production-backside-power-delivery-2026-09-21-night-inside-2-6a653e0a5e.webp)
*Schaltkreise auf Silizium-Mikrochip-Chips veranschaulichen ultradichte Transistor-Routing- und Metallisierungsschichten, die für eine erweiterte Knotenskalierung von entscheidender Bedeutung sind.*

Sobald die Vorderseitenbearbeitung abgeschlossen ist, wird der Wafer umgedreht und mittels molekularem Fusionsbonden mit einem Opferträgerwafer verbunden. Anschließend wird der aktive Siliziumwafer durch chemisch-mechanische Planarisierung (CMP) und spezielle Nassätzverfahren von der Rückseite her auf wenige hundert Nanometer dünner. Durch das dünnere Substrat werden TSVs (Through-Silicon Vias) mit Seitenverhältnissen über 10:1 geätzt, die direkt mit den Transistoranschlüssen in Kontakt kommen.

Auf der polierten Rückseite fertigt TSMC dicke Stromschienen aus Kupfer mit geringem Widerstand. Da die Stromleitungen auf der Rückseite nicht mit komplizierten Signalverbindungen um Platz konkurrieren, können Ingenieure die Metallbahnen erheblich verbreitern und so die Widerstandserwärmung praktisch eliminieren. Sobald die Rückseitenmetallisierung und die Bildung von Mikrohöckern abgeschlossen sind, wird der Trägerwafer abgenommen und der fertige Wafer einer automatisierten elektrischen Prüfung und Verpackungsvorbereitung unterzogen.

## Auswirkungen auf Markt und Branche

Der Beginn der A16-Pilotproduktion hat Fabless-Halbleitergiganten aufgerüttelt, die bereits daran arbeiten, sich Zuteilungen für die Fertigungswarteschlangen Ende 2027 und Anfang 2028 zu sichern. Es wird allgemein erwartet, dass der langjährige Hauptkunde Apple seine Flaggschiff-Siliziummodelle der M-Serie und A-Serie auf A16-Derivate umstellen wird, um beispiellose thermische Effizienzgewinne für die neuronale Verarbeitung auf dem Gerät zu erzielen.

Im Bereich Rechenzentren streben Entwickler von Händlerbeschleunigern wie Nvidia, AMD und Broadcom den A16 für KI-Plattformen der nächsten Generation mit Multi-Reticle-Maßstab an. Die dramatischen Dichtegewinne, die durch das Backside-Power-Routing ermöglicht werden, ermöglichen es Chiparchitekten, die Onboard-SRAM-Cache-Größen und die Speicher-Controller-Bandbreite zu erweitern und so die Engpässe bei der Speicherbandbreite, die die Inferenz großer Basismodelle einschränken, direkt anzugehen.

Auch Gerätehersteller in der Halbleiterlieferkette verzeichnen einen Anstieg der Investitionsausgaben. Unternehmen, die sich auf Waferbonden, Rückseiten-CMP-Polieren und hochpräzise Overlay-Ausrichtungswerkzeuge spezialisiert haben – wie ASML, Applied Materials und Tokyo Electron – können erhebliche Umsatzsteigerungen verbuchen, da Gießereien auf der ganzen Welt Fertigungslinien für Rückseitenstrom duplizieren.

## Worauf man als Nächstes achten sollte

In den nächsten vier Quartalen werden Halbleiteranalysten die Pilotdefektdichte und die Ertragslernkurven von TSMC überwachen. Die Herstellung von Waferstrukturen mit beidseitiger Metallisierung birgt neuartige Risiken bei mechanischer Beanspruchung und Fehlanpassung der Wärmeausdehnung, sodass die Bewältigung des Waferverzugs eine primäre technische Hürde bei der Pilotskalierung darstellt.

Wettbewerbsmeilensteine ​​von Wettbewerbern im Gießereibereich werden ebenfalls im Rampenlicht stehen. Branchenbeobachter werden verfolgen, ob Intel Foundry auf seinem 14A-Knoten eine stabile Volumenfertigung erreichen kann und wie schnell Samsung Foundry sein konkurrierendes Backside Power Delivery Network (BSPDN) auf seinem 1,4-nm-Prozess bereitstellen kann.

Schließlich wird die Tech-Community auf Ankündigungen zur erweiterten Verpackungsintegration achten. Da A16-Chips in Multi-Chip-CoWoS-Pakete (Chip-on-Wafer-on-Substrate) integriert werden, wird das Wärmemanagement von Backside-Powered-Silizium gepaart mit 3D-gestapeltem High Bandwidth Memory (HBM4) die ultimativen Rechengrenzen des nächsten Computerzeitalters definieren.

## Quellen

- [TSMC Corporate Press Center](https://www.tsmc.com/english/news-events/press-releases/2026-09-21-a16-pilot-production)— Executive Statements mit detaillierten A16-Prozessparametern, Super Power Rail-Implementierung und Meilensteinen der Ertrags-Roadmap.

- [AnandTech Halbleiteranalyse](https://www.anandtech.com/show/2026/09/tsmc-a16-backside-power-delivery-pilot)– Technischer Deep-Dive zu Durchkontaktierungen durch Silizium, Reduzierung von Überlastungen bei der Frontside-Signalführung und Skalierung von Logikzellen.

- [EE Times Advanced Manufacturing](https://www.eetimes.com/tsmc-advances-a16-angstrom-node-with-spr)– Überprüfung des Foundry-Ökosystems zur Verfolgung der Wettbewerbsposition im Vergleich zu den 1,4-nm-Fertigungszeitplänen von Intel 14A und Samsung.

Mentions: TSMC, C.C. Wei, Apfel

## Sources
- [TSMC Corporate Press Center](https://www.tsmc.com/english/news-events/press-releases/2026-09-21-a16-pilot-production)
- [AnandTech Halbleiteranalyse](https://www.anandtech.com/show/2026/09/tsmc-a16-backside-power-delivery-pilot)
- [EE Times Advanced Manufacturing](https://www.eetimes.com/tsmc-advances-a16-angstrom-node-with-spr)