# Lam Research stellt selbstausrichtende CFET-Architektur vor, um die Siliziumskalierung auf über 10 Angström hinaus zu erweitern

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Author: TechNewsList
Language: de
Published: 2026-10-02T17:35:39.848+00:00
Updated: 2026-10-02T17:35:40.034625+00:00

> Der führende Anbieter von Halbleiterausrüstung, Lam Research, hat eine digitale Zwillingsvalidierung einer selbstausrichtenden komplementären FET-Architektur veröffentlicht, die SRAM-Bitzellen für Knoten unter 10 Angström um über fünfzig Prozent verkleinert.

## TL;DR
- Lam Research stellte am 1. Oktober 2026 ein selbstausrichtendes komplementäres FET-Transistordesign (SA-CFET) vor.
- Die Architektur erweitert die Skalierung der Halbleiterlogik über die kritische 10-Angström-Grenze (unter einem Nanometer) hinaus.
- Die Simulation eines digitalen Zwillings zeigte eine 0,0094 Quadratmikrometer große 6T-SRAM-Zelle, die 52,7 Prozent kleiner als N3-Knoten ist.
- Das Design stapelt NMOS vertikal über PMOS-Nanoblättern und nutzt materialselektive Ätzstopps, um Überlagerungsfehler zu vermeiden.

## Key points
- SA-CFET löst physische Kantenplatzierungsränder, indem es selbstausrichtende Kontaktdurchkontaktierungen in der Mitte der Linie schafft.
- Die Architektur behält einen Overlay-Spielraum von mindestens 10 Nanometern über kritische Transistor-Verbindungsschichten bei.
- Die Semiverse Solutions-Plattform von Lam Research modellierte mikroskopische Ätz-, Abscheidungs- und Wärmebudgets.
- Durch das Stapeln von 3D-Transistoren können kommerzielle Fabriken die Dichteskalierung nach dem Mooreschen Gesetz ohne unmögliche optische EUV-Grenzen aufrechterhalten.
- Die kommerzielle Umsetzung der Roadmaps für Grenzgießereien mit dem Ziel einer Spitzenproduktion ist für das Jahr 2028 geplant.

## Was passiert ist

Am 1. Oktober 2026 veröffentlichte der Hersteller von Halbleiterfertigungsanlagen Lam Research eine umfassende digitale Zwillingsprozessmodellierung für eine bahnbrechende selbstausrichtende komplementäre Feldeffekttransistor-Architektur. Die von der Computermodellierungseinheit Semiverse Solutions des Unternehmens veröffentlichte Studie zeigt einen praktikablen Herstellungsweg zur Erweiterung der physischen CMOS-Skalierung über die Zehn-Angström-Schwelle hinaus, was Transistorgenerationen im Sub-1-Nanometer-Bereich entspricht.

Die selbstausrichtende CFET-Architektur restrukturiert grundlegende Logiktransistoren, indem sie n-Typ- und p-Typ-Metalloxid-Halbleiterkanäle direkt übereinander in einem einzigen dreidimensionalen monolithischen Turm stapelt. Anstatt komplementäre Transistoren nebeneinander über die horizontale Waferebene zu platzieren, faltet das Design das komplementäre Paar in einer vertikalen Spalte.

Mithilfe physikalischer Simulationen auf atomarer Ebene, die anhand experimenteller Fab-Telemetrie verifiziert wurden, konnte Lam Research nachweisen, dass der SA-CFET-Fluss eine statische Direktzugriffsspeicher-Bitzelle mit sechs Transistoren mit einer Größe von nur 0,0094 Quadratmikrometern erzeugt. Dies entspricht einer Flächenreduzierung von 52,7 Prozent im Vergleich zu kommerziellen Drei-Nanometer-Knoten, während kritische Overlay-Ausrichtungsmargen über alle Herstellungsschritte hinweg beibehalten werden.

## Warum es wichtig ist

Seit Jahrzehnten erzielt die Mikroelektronikindustrie exponentielle Dichteverbesserungen durch das Drucken kleinerer geometrischer Merkmale auf planare Siliziumwafer. Da sich die Gate-Längen von Transistoren jedoch atomaren Größenordnungen nähern, stoßen herkömmliche Gate-rundum-Nanoblatt-Architekturen auf erhebliche physikalische Hindernisse. Quantentunneln, parasitäre Source-Drain-Leckströme und Verbindungswiderstände führen zu hohen Leistungseinbußen, die die herkömmliche Dichteskalierung zum Stillstand bringen könnten.

Darüber hinaus erfordert das herkömmliche horizontale Transistorlayout eine enorme Chipfläche, allein um NMOS- und PMOS-Geräte durch dielektrische Isolationsgräben zu trennen. Bei Geometrien unter zwei Nanometern übersteigen die zur Ausrichtung horizontaler Kontakte erforderlichen lithografischen Überlagerungsränder die optischen Toleranzen extremer Ultraviolett-Lithografiesysteme.

![Fortschrittliche Dünnschicht-Halbleiter-Heterojunction-Waferstruktur, die in der mikroskopischen Transistorkanalforschung verwendet wird](https://rkhynbcsbnkkcwgexzwg.supabase.co/storage/v1/object/public/media/api/1790961449811-krfp46-lam-research-self-aligned-cfet-sub-10-angstrom-scaling-2026-10-02-night-inside-1-3803392870.webp)

Die selbstausrichtende Architektur von Lam Research macht eine unmögliche Overlay-Präzision überflüssig. Durch die Verwendung von materialselektivem chemischem Ätzen zur automatischen Definition vertikaler Mittellinienkontakte ermöglicht das Verfahren Gießereien die weitere Verkleinerung logischer Standardzellen, ohne katastrophale Ausbeuteeinbußen aufgrund von lithografischen Fehlausrichtungen zu erleiden.

## Technische Details

Die von Lam Research entwickelte Fertigungssequenz nutzt Atomlagenabscheidung und selektives Trockenätzen mit hohem Aspektverhältnis, um die monolithischen gestapelten Nanoblätter herzustellen. Der Prozess wechselt epitaktische Silizium- und Silizium-Germanium-Schichten auf einem Einkristallwafer ab und schnitzt anschließend innerhalb einer einzigen lithografischen Belichtung unterschiedliche obere und untere Kanalbereiche heraus.

Der wichtigste technische Durchbruch liegt im selbstausrichtenden Kontaktmodul. Bei standardmäßigen horizontalen Designs kann eine Fehlausrichtung einer Kontaktdurchführung um einen einzigen Nanometer zu einem Kurzschluss der Gate-Elektrode führen. Die Architektur von Lam führt Opfer-Abstandsmaterialien und chemische Ätzstopps ein, die die dielektrische Abscheidung leiten und einen Ausrichtungsspielraum von mindestens zehn Nanometern über alle Kontaktschichten in der Mitte der Linie schaffen.

![Gemusterter Wafer für mikroelektronische integrierte Schaltkreise, der fotolithografische Belichtungsfelder über Halbleiterchips hinweg zeigt](https://rkhynbcsbnkkcwgexzwg.supabase.co/storage/v1/object/public/media/api/1790961490904-ebx6c5-lam-research-self-aligned-cfet-sub-10-angstrom-scaling-2026-10-02-night-inside-2-5e63317f8f.webp)

Zur Validierung der thermischen und mechanischen Integrität modellierte die Semiverse Solutions-Plattform die Spannungsverteilung und die Wärmeableitung während Hochtemperatur-Glühzyklen. Die Simulationen bestätigten, dass die vertikale Metallführung und die Stromversorgungsnetzwerke auf der Rückseite den Wärmefluss effektiv ableiten und so eine zerstörerische Hot-Spot-Konzentration in den unteren Transistorebenen verhindern.

## Auswirkungen auf Markt und Branche

Die Validierung einer realisierbaren CFET-Fertigung im Sub-Zehn-Angström-Bereich hat erhebliche Auswirkungen auf weltweit führende Halbleiterhersteller, darunter TSMC, Intel Foundry und Samsung Electronics. Jeder dieser Hersteller hat CFET-Roadmaps skizziert, die gegen Ende des Jahrzehnts kommerziell eingeführt werden sollen, aber die Machbarkeit der Herstellung bleibt eine offene Frage.

Die Demonstration von Lam Research bietet kommerziellen Chipherstellern einen umsetzbaren Ausrüstungsplan. Anstatt milliardenschwere Investitionen in unerprobte optische Lithographiegeräte zu tätigen, können Gießereien eine Zelldichte im Sub-Angström-Bereich erreichen, indem sie fortschrittliche selektive Abscheidungs- und Trockenätzgeräte mit atomarer Präzision in vorhandenen Reinräumen einsetzen.

Darüber hinaus behebt die dramatische Reduzierung der SRAM-Bitzellenfläche einen der kritischsten Engpässe beim heutigen Design von Beschleunigern für künstliche Intelligenz. Der On-Die-Cache-Speicher macht in modernen Grafikprozessoren einen wachsenden Anteil des gesamten Chip-Speicherplatzes aus. Durch die Verkleinerung der SRAM-Zellen um über fünfzig Prozent können Architekten doppelt so viel ultraschnellen Cache-Speicher auf Spitzenprozessoren packen.

## Worauf man als Nächstes achten sollte

Die Mikroelektronikindustrie wird im kommenden Jahr experimentelle Testchipdaten aus physischen Pilotfertigungslinien untersuchen. Während digitale Zwillingssimulationen die Physik im atomaren Maßstab genau erfassen, wird der Nachweis, dass physische Waferläufe akzeptable Defektdichten erreichen, von entscheidender Bedeutung sein, bevor mit der kommerziellen Fertigung in großen Stückzahlen begonnen werden kann.

Die Aufmerksamkeit der Branche wird sich auch auf die bevorstehenden Präsentationen auf dem International Electron Devices Meeting Ende 2026 konzentrieren. Es wird erwartet, dass Prozessingenieure führender Gießereien Integrationskompromisse zwischen monolithischen CFET-Architekturen und sequentiellen Wafer-zu-Wafer-Bonding-Ansätzen diskutieren.

Schließlich werden Supply-Chain-Analysten die Investitionsprognosen für den gesamten Fab-Equipment-Sektor verfolgen. Während Gießereien Pilotlinien für den Sub-Zehn-Angström-Knoten vorbereiten, wird erwartet, dass die Beschaffungsaufträge für spezielle Atomlagenabscheidungs- und selektive Ätzwerkzeuge erheblich zunehmen, was das Umsatzwachstum für Anbieter fortschrittlicher Ausrüstung beschleunigt.

## Quellen

* [Technischer Blog von Lam Research](https://www.lamresearch.com/blog/extending-cmos-scaling-sub-10-angstrom-self-aligned-cfet/) – Papier zur Halbleiterausrüstung, das die SA-CFET-Modulsequenz, die virtuelle Prozessmodellierung und Überlagerungstoleranzen definiert.
* [Halbleitertechnik](https://semiengineering.com/lam-research-demonstrates-self-aligned-cfet-scaling-beyond-10-angstroms/) – Technischer Tieftauchgang zur Untersuchung von Parasiten, Kontaktwiderständen und 3D-Nanoblatt-Gate-Stapelung in fortschrittlichen Fabriken.
* [EE Times](https://www.eetimes.com/lam-research-models-sub-1nm-cfet-breakthrough-for-next-gen-nodes/) – Branchenbericht über kommerzielle Einführungspläne für Gießereien, Verbesserungen der Standardzelldichte und Lithographiegrenzen.

Mentions: Lam-Forschung, Semiverse-Lösungen, IEEE, TSMC

## Sources
- [Technischer Blog von Lam Research](https://www.lamresearch.com/blog/extending-cmos-scaling-sub-10-angstrom-self-aligned-cfet/)
- [Halbleitertechnik](https://semiengineering.com/lam-research-demonstrates-self-aligned-cfet-scaling-beyond-10-angstroms/)
- [EE-Zeiten](https://www.eetimes.com/lam-research-models-sub-1nm-cfet-breakthrough-for-next-gen-nodes/)